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| author | Ilya Tocar <ilya.tocar@intel.com> | 2015-04-06 19:33:01 +0300 |
|---|---|---|
| committer | Ilya Tocar <ilya.tocar@intel.com> | 2015-04-06 19:33:01 +0300 |
| commit | bf890a93a7c46f63fc0595189cf2b388e9a29316 (patch) | |
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x86: Use individual prefix control for each opcode.
2015-04-06 Ilya Tocar <ilya.tocar@intel.com>
H.J. Lu <hongjiu.lu@intel.com>
* i386-dis-evex.h (evex_table): Fill prefix_requirement field.
* i386-dis.c (PREFIX_MANDATORY_REPZ, PREFIX_MANDATORY_REPNZ,
PREFIX_MANDATORY_DATA, PREFIX_MANDATORY_ADDR, PREFIX_MANDATORY_LOCK,
PREFIX_UD_SHIFT, PREFIX_UD_REPZ, REFIX_UD_REPNZ, PREFIX_UD_DATA,
PREFIX_UD_ADDR, PREFIX_UD_LOCK, PREFIX_OPTIONAL, PREFIX_MANDATORY):
Define.
(Bad_Opcode, FLOAT, DIS386, DIS386_PREFIX, THREE_BYTE_TABLE_PREFIX):
Fill prefix_requirement field.
(struct dis386): Add prefix_requirement field.
(dis386): Fill prefix_requirement field.
(dis386_twobyte): Ditto.
(twobyte_has_mandatory_prefix_: Remove.
(reg_table): Fill prefix_requirement field.
(prefix_table): Ditto.
(x86_64_table): Ditto.
(three_byte_table): Ditto.
(xop_table): Ditto.
(vex_table): Ditto.
(vex_len_table): Ditto.
(vex_w_table): Ditto.
(mod_table): Ditto.
(bad_opcode): Ditto.
(print_insn): Use prefix_requirement.
(FGRPd9_2, FGRPd9_4, FGRPd9_5, FGRPd9_6, FGRPd9_7, FGRPda_5, FGRPdb_4,
FGRPde_3, FGRPdf_4): Fill prefix_requirement field.
(float_reg): Ditto.
Diffstat (limited to 'opcodes')
| -rw-r--r-- | opcodes/ChangeLog | 29 | ||||
| -rw-r--r-- | opcodes/i386-dis-evex.h | 944 | ||||
| -rw-r--r-- | opcodes/i386-dis.c | 2882 |
3 files changed, 1941 insertions, 1914 deletions
diff --git a/opcodes/ChangeLog b/opcodes/ChangeLog index efac707..832e843 100644 --- a/opcodes/ChangeLog +++ b/opcodes/ChangeLog @@ -1,3 +1,32 @@ +2015-04-06 Ilya Tocar <ilya.tocar@intel.com> + H.J. Lu <hongjiu.lu@intel.com> + + * i386-dis-evex.h (evex_table): Fill prefix_requirement field. + * i386-dis.c (PREFIX_MANDATORY_REPZ, PREFIX_MANDATORY_REPNZ, + PREFIX_MANDATORY_DATA, PREFIX_MANDATORY_ADDR, PREFIX_MANDATORY_LOCK, + PREFIX_UD_SHIFT, PREFIX_UD_REPZ, REFIX_UD_REPNZ, PREFIX_UD_DATA, + PREFIX_UD_ADDR, PREFIX_UD_LOCK, PREFIX_MANDATORY): Define. + (Bad_Opcode, FLOAT, DIS386, DIS386_PREFIX, THREE_BYTE_TABLE_PREFIX): + Fill prefix_requirement field. + (struct dis386): Add prefix_requirement field. + (dis386): Fill prefix_requirement field. + (dis386_twobyte): Ditto. + (twobyte_has_mandatory_prefix_: Remove. + (reg_table): Fill prefix_requirement field. + (prefix_table): Ditto. + (x86_64_table): Ditto. + (three_byte_table): Ditto. + (xop_table): Ditto. + (vex_table): Ditto. + (vex_len_table): Ditto. + (vex_w_table): Ditto. + (mod_table): Ditto. + (bad_opcode): Ditto. + (print_insn): Use prefix_requirement. + (FGRPd9_2, FGRPd9_4, FGRPd9_5, FGRPd9_6, FGRPd9_7, FGRPda_5, FGRPdb_4, + FGRPde_3, FGRPdf_4): Fill prefix_requirement field. + (float_reg): Ditto. + 2015-03-30 Mike Frysinger <vapier@gentoo.org> * d10v-opc.c (d10v_reg_name_cnt): Convert old style prototype. diff --git a/opcodes/i386-dis-evex.h b/opcodes/i386-dis-evex.h index 383c213..14426b0 100644 --- a/opcodes/i386-dis-evex.h +++ b/opcodes/i386-dis-evex.h @@ -1011,16 +1011,16 @@ static const struct dis386 evex_table[][256] = { /* PREFIX_EVEX_0F2C */ { { Bad_Opcode }, - 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{ "vpcmpgtb", { XMask, Vex, EXx } }, + { "vpcmpgtb", { XMask, Vex, EXx }, 0 }, }, /* PREFIX_EVEX_0F65 */ { { Bad_Opcode }, { Bad_Opcode }, - { "vpcmpgtw", { XMask, Vex, EXx } }, + { "vpcmpgtw", { XMask, Vex, EXx }, 0 }, }, /* PREFIX_EVEX_0F66 */ { @@ -1166,19 +1166,19 @@ static const struct dis386 evex_table[][256] = { { { Bad_Opcode }, { Bad_Opcode }, - { "vpackuswb", { XM, Vex, EXx } }, + { "vpackuswb", { XM, Vex, EXx }, 0 }, }, /* PREFIX_EVEX_0F68 */ { { Bad_Opcode }, { Bad_Opcode }, - { "vpunpckhbw", { XM, Vex, EXx } }, + { "vpunpckhbw", { XM, Vex, EXx }, 0 }, }, /* PREFIX_EVEX_0F69 */ { { Bad_Opcode }, { Bad_Opcode }, - { "vpunpckhwd", { XM, Vex, EXx } }, + { "vpunpckhwd", { XM, Vex, EXx }, 0 }, }, /* PREFIX_EVEX_0F6A */ { @@ -1220,39 +1220,39 @@ static const struct dis386 evex_table[][256] = { /* PREFIX_EVEX_0F70 */ { { Bad_Opcode }, - { "vpshufhw", { XM, EXx, Ib } }, + { "vpshufhw", { XM, EXx, Ib }, 0 }, { VEX_W_TABLE (EVEX_W_0F70_P_2) }, - { "vpshuflw", { XM, EXx, Ib } }, + { "vpshuflw", { XM, EXx, Ib }, 0 }, }, /* PREFIX_EVEX_0F71_REG_2 */ { { Bad_Opcode }, { Bad_Opcode }, - { "vpsrlw", { Vex, EXx, Ib } }, + { "vpsrlw", { Vex, EXx, Ib }, 0 }, }, /* PREFIX_EVEX_0F71_REG_4 */ { { Bad_Opcode }, { Bad_Opcode }, - { "vpsraw", { Vex, EXx, Ib } }, + { "vpsraw", { Vex, EXx, Ib }, 0 }, }, /* PREFIX_EVEX_0F71_REG_6 */ { { Bad_Opcode }, { Bad_Opcode }, - { "vpsllw", { Vex, EXx, Ib } }, + { "vpsllw", { Vex, EXx, Ib }, 0 }, }, /* PREFIX_EVEX_0F72_REG_0 */ { { Bad_Opcode }, { Bad_Opcode }, - { "vpror%LW", { Vex, EXx, Ib } }, + { "vpror%LW", { Vex, EXx, Ib }, 0 }, }, /* PREFIX_EVEX_0F72_REG_1 */ { { Bad_Opcode }, { Bad_Opcode }, - { "vprol%LW", { Vex, EXx, Ib } }, + { "vprol%LW", { Vex, EXx, Ib }, 0 }, }, /* PREFIX_EVEX_0F72_REG_2 */ { @@ -1264,7 +1264,7 @@ static const struct dis386 evex_table[][256] = { { { Bad_Opcode }, { Bad_Opcode }, - { "vpsra%LW", { Vex, EXx, Ib } }, + { "vpsra%LW", { Vex, EXx, Ib }, 0 }, }, /* PREFIX_EVEX_0F72_REG_6 */ { @@ -1282,7 +1282,7 @@ static const struct dis386 evex_table[][256] = { { { Bad_Opcode }, { Bad_Opcode }, - { "vpsrldq", { Vex, EXx, Ib } }, + { "vpsrldq", { Vex, EXx, Ib }, 0 }, }, /* PREFIX_EVEX_0F73_REG_6 */ { @@ -1294,19 +1294,19 @@ static const struct dis386 evex_table[][256] = { { { Bad_Opcode }, { Bad_Opcode }, - { "vpslldq", { Vex, EXx, Ib } }, + { "vpslldq", { Vex, EXx, Ib }, 0 }, }, /* PREFIX_EVEX_0F74 */ { { Bad_Opcode }, { Bad_Opcode }, - { "vpcmpeqb", { XMask, Vex, EXx } }, + { "vpcmpeqb", { XMask, Vex, EXx }, 0 }, }, /* PREFIX_EVEX_0F75 */ { { Bad_Opcode }, { Bad_Opcode }, - { "vpcmpeqw", { XMask, Vex, EXx } }, + { "vpcmpeqw", { XMask, Vex, EXx }, 0 }, }, /* PREFIX_EVEX_0F76 */ { @@ -1317,16 +1317,16 @@ static const struct dis386 evex_table[][256] = { /* PREFIX_EVEX_0F78 */ { { VEX_W_TABLE (EVEX_W_0F78_P_0) }, - { "vcvttss2usi", { Gdq, EXxmm_md, EXxEVexS } }, + { "vcvttss2usi", { Gdq, EXxmm_md, EXxEVexS }, 0 }, { VEX_W_TABLE (EVEX_W_0F78_P_2) }, - { "vcvttsd2usi", { Gdq, EXxmm_mq, EXxEVexS } }, + { "vcvttsd2usi", { Gdq, EXxmm_mq, EXxEVexS }, 0 }, }, /* PREFIX_EVEX_0F79 */ { { VEX_W_TABLE (EVEX_W_0F79_P_0) }, - { "vcvtss2usi", { Gdq, EXxmm_md, EXxEVexR } }, + { "vcvtss2usi", { Gdq, EXxmm_md, EXxEVexR }, 0 }, { VEX_W_TABLE (EVEX_W_0F79_P_2) }, - { "vcvtsd2usi", { Gdq, EXxmm_mq, EXxEVexR } }, + { "vcvtsd2usi", { Gdq, EXxmm_mq, EXxEVexR }, 0 }, }, /* PREFIX_EVEX_0F7A */ { @@ -1366,13 +1366,13 @@ static const struct dis386 evex_table[][256] = { { { Bad_Opcode }, { Bad_Opcode }, - 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{ "vpsadbw", { XM, Vex, EXx } }, + { "vpsadbw", { XM, Vex, EXx }, 0 }, }, /* PREFIX_EVEX_0FF8 */ { { Bad_Opcode }, { Bad_Opcode }, - { "vpsubb", { XM, Vex, EXx } }, + { "vpsubb", { XM, Vex, EXx }, 0 }, }, /* PREFIX_EVEX_0FF9 */ { { Bad_Opcode }, { Bad_Opcode }, - { "vpsubw", { XM, Vex, EXx } }, + { "vpsubw", { XM, Vex, EXx }, 0 }, }, /* PREFIX_EVEX_0FFA */ { @@ -1625,13 +1625,13 @@ static const struct dis386 evex_table[][256] = { { { Bad_Opcode }, { Bad_Opcode }, - { "vpaddb", { XM, Vex, EXx } }, + { "vpaddb", { XM, Vex, EXx }, 0 }, }, /* PREFIX_EVEX_0FFD */ { { Bad_Opcode }, { Bad_Opcode }, - { "vpaddw", { XM, Vex, EXx } }, + { "vpaddw", { XM, Vex, EXx }, 0 }, }, /* PREFIX_EVEX_0FFE */ { @@ -1643,19 +1643,19 @@ static const struct dis386 evex_table[][256] = { { { Bad_Opcode }, { Bad_Opcode }, - { "vpshufb", { XM, Vex, EXx } }, + { "vpshufb", { XM, Vex, EXx }, 0 }, }, /* PREFIX_EVEX_0F3804 */ { { Bad_Opcode }, { Bad_Opcode }, - { "vpmaddubsw", { XM, Vex, EXx } }, + { "vpmaddubsw", { XM, Vex, EXx }, 0 }, }, /* PREFIX_EVEX_0F380B */ { { Bad_Opcode }, { Bad_Opcode }, - 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{ "vpmovzxdq", { XM, EXxmmq } }, + { "vpmovzxdq", { XM, EXxmmq }, 0 }, }, /* EVEX_W_0F3837_P_2 */ { { Bad_Opcode }, - { "vpcmpgtq", { XMask, Vex, EXx } }, + { "vpcmpgtq", { XMask, Vex, EXx }, 0 }, }, /* EVEX_W_0F3838_P_1 */ { - { "vpmovm2d", { XM, MaskR } }, - { "vpmovm2q", { XM, MaskR } }, + { "vpmovm2d", { XM, MaskR }, 0 }, + { "vpmovm2q", { XM, MaskR }, 0 }, }, /* EVEX_W_0F3839_P_1 */ { - { "vpmovd2m", { XMask, EXx } }, - { "vpmovq2m", { XMask, EXx } }, + { "vpmovd2m", { XMask, EXx }, 0 }, + { "vpmovq2m", { XMask, EXx }, 0 }, }, /* EVEX_W_0F383A_P_1 */ { - { "vpbroadcastmw2d", { XM, MaskR } }, + { "vpbroadcastmw2d", { XM, MaskR }, 0 }, }, /* EVEX_W_0F3840_P_2 */ { - { "vpmulld", { XM, Vex, EXx } }, - { "vpmullq", { XM, Vex, EXx } }, + { "vpmulld", { XM, Vex, EXx }, 0 }, + { "vpmullq", { XM, Vex, EXx }, 0 }, }, /* EVEX_W_0F3858_P_2 */ { - { "vpbroadcastd", { XM, EXxmm_md } }, + { "vpbroadcastd", { XM, EXxmm_md }, 0 }, }, /* EVEX_W_0F3859_P_2 */ { - { "vbroadcasti32x2", { XM, EXxmm_mq } }, - { "vpbroadcastq", { XM, EXxmm_mq } }, + { "vbroadcasti32x2", { XM, EXxmm_mq }, 0 }, + { "vpbroadcastq", { XM, EXxmm_mq }, 0 }, }, /* EVEX_W_0F385A_P_2 */ { - { "vbroadcasti32x4", { XM, EXxmm } }, - { "vbroadcasti64x2", { XM, EXxmm } }, + { "vbroadcasti32x4", { XM, EXxmm }, 0 }, + { "vbroadcasti64x2", { XM, EXxmm }, 0 }, }, /* EVEX_W_0F385B_P_2 */ { - { "vbroadcasti32x8", { XM, EXxmmq } }, - { "vbroadcasti64x4", { XM, EXymm } }, + { "vbroadcasti32x8", { XM, EXxmmq }, 0 }, + { "vbroadcasti64x4", { XM, EXymm }, 0 }, }, /* EVEX_W_0F3866_P_2 */ { - { "vpblendmb", { XM, Vex, EXx } }, - { "vpblendmw", { XM, Vex, EXx } }, + { "vpblendmb", { XM, Vex, EXx }, 0 }, + { "vpblendmw", { XM, Vex, EXx }, 0 }, }, /* EVEX_W_0F3875_P_2 */ { - { "vpermi2b", { XM, Vex, EXx } }, - { "vpermi2w", { XM, Vex, EXx } }, + { "vpermi2b", { XM, Vex, EXx }, 0 }, + { "vpermi2w", { XM, Vex, EXx }, 0 }, }, /* EVEX_W_0F3878_P_2 */ { - { "vpbroadcastb", { XM, EXxmm_mb } }, + { "vpbroadcastb", { XM, EXxmm_mb }, 0 }, }, /* EVEX_W_0F3879_P_2 */ { - { "vpbroadcastw", { XM, EXxmm_mw } }, + { "vpbroadcastw", { XM, EXxmm_mw }, 0 }, }, /* EVEX_W_0F387A_P_2 */ { - { "vpbroadcastb", { XM, Rd } }, + { "vpbroadcastb", { XM, Rd }, 0 }, }, /* EVEX_W_0F387B_P_2 */ { - { "vpbroadcastw", { XM, Rd } }, + { "vpbroadcastw", { XM, Rd }, 0 }, }, /* EVEX_W_0F387D_P_2 */ { - { "vpermt2b", { XM, Vex, EXx } }, - { "vpermt2w", { XM, Vex, EXx } }, + { "vpermt2b", { XM, Vex, EXx }, 0 }, + { "vpermt2w", { XM, Vex, EXx }, 0 }, }, /* EVEX_W_0F3883_P_2 */ { { Bad_Opcode }, - { "vpmultishiftqb", { XM, Vex, EXx } }, + { "vpmultishiftqb", { XM, Vex, EXx }, 0 }, }, /* EVEX_W_0F388D_P_2 */ { - { "vpermb", { XM, Vex, EXx } }, - { "vpermw", { XM, Vex, EXx } }, + { "vpermb", { XM, Vex, EXx }, 0 }, + { "vpermw", { XM, Vex, EXx }, 0 }, }, /* EVEX_W_0F3891_P_2 */ { - { "vpgatherqd", { XMxmmq, MVexVSIBQDWpX } }, - { "vpgatherqq", { XM, MVexVSIBQWpX } }, + { "vpgatherqd", { XMxmmq, MVexVSIBQDWpX }, 0 }, + { "vpgatherqq", { XM, MVexVSIBQWpX }, 0 }, }, /* EVEX_W_0F3893_P_2 */ { - { "vgatherqps", { XMxmmq, MVexVSIBQDWpX } }, - { "vgatherqpd", { XM, MVexVSIBQWpX } }, + { "vgatherqps", { XMxmmq, MVexVSIBQDWpX }, 0 }, + { "vgatherqpd", { XM, MVexVSIBQWpX }, 0 }, }, /* EVEX_W_0F38A1_P_2 */ { - { "vpscatterqd", { MVexVSIBQDWpX, XMxmmq } }, - { "vpscatterqq", { MVexVSIBQWpX, XM } }, + { "vpscatterqd", { MVexVSIBQDWpX, XMxmmq }, 0 }, + { "vpscatterqq", { MVexVSIBQWpX, XM }, 0 }, }, /* EVEX_W_0F38A3_P_2 */ { - { "vscatterqps", { MVexVSIBQDWpX, XMxmmq } }, - { "vscatterqpd", { MVexVSIBQWpX, XM } }, + { "vscatterqps", { MVexVSIBQDWpX, XMxmmq }, 0 }, + { "vscatterqpd", { MVexVSIBQWpX, XM }, 0 }, }, /* EVEX_W_0F38C7_R_1_P_2 */ { - { "vgatherpf0qps", { MVexVSIBDQWpX } }, - { "vgatherpf0qpd", { MVexVSIBQWpX } }, + { "vgatherpf0qps", { MVexVSIBDQWpX }, 0 }, + { "vgatherpf0qpd", { MVexVSIBQWpX }, 0 }, }, /* EVEX_W_0F38C7_R_2_P_2 */ { - { "vgatherpf1qps", { MVexVSIBDQWpX } }, - { "vgatherpf1qpd", { MVexVSIBQWpX } }, + { "vgatherpf1qps", { MVexVSIBDQWpX }, 0 }, + { "vgatherpf1qpd", { MVexVSIBQWpX }, 0 }, }, /* EVEX_W_0F38C7_R_5_P_2 */ { - { "vscatterpf0qps", { MVexVSIBDQWpX } }, - { "vscatterpf0qpd", { MVexVSIBQWpX } }, + { "vscatterpf0qps", { MVexVSIBDQWpX }, 0 }, + { "vscatterpf0qpd", { MVexVSIBQWpX }, 0 }, }, /* EVEX_W_0F38C7_R_6_P_2 */ { - { "vscatterpf1qps", { MVexVSIBDQWpX } }, - { "vscatterpf1qpd", { MVexVSIBQWpX } }, + { "vscatterpf1qps", { MVexVSIBDQWpX }, 0 }, + { "vscatterpf1qpd", { MVexVSIBQWpX }, 0 }, }, /* EVEX_W_0F3A00_P_2 */ { { Bad_Opcode }, - { "vpermq", { XM, EXx, Ib } }, + { "vpermq", { XM, EXx, Ib }, 0 }, }, /* EVEX_W_0F3A01_P_2 */ { { Bad_Opcode }, - { "vpermpd", { XM, EXx, Ib } }, + { "vpermpd", { XM, EXx, Ib }, 0 }, }, /* EVEX_W_0F3A04_P_2 */ { - { "vpermilps", { XM, EXx, Ib } }, + { "vpermilps", { XM, EXx, Ib }, 0 }, }, /* EVEX_W_0F3A05_P_2 */ { { Bad_Opcode }, - { "vpermilpd", { XM, EXx, Ib } }, + { "vpermilpd", { XM, EXx, Ib }, 0 }, }, /* EVEX_W_0F3A08_P_2 */ { - { "vrndscaleps", { XM, EXx, EXxEVexS, Ib } }, + { "vrndscaleps", { XM, EXx, EXxEVexS, Ib }, 0 }, }, /* EVEX_W_0F3A09_P_2 */ { { Bad_Opcode }, - { "vrndscalepd", { XM, EXx, EXxEVexS, Ib } }, + { "vrndscalepd", { XM, EXx, EXxEVexS, Ib }, 0 }, }, /* EVEX_W_0F3A0A_P_2 */ { - { "vrndscaless", { XMScalar, VexScalar, EXxmm_md, EXxEVexS, Ib } }, + { "vrndscaless", { XMScalar, VexScalar, EXxmm_md, EXxEVexS, Ib }, 0 }, }, /* EVEX_W_0F3A0B_P_2 */ { { Bad_Opcode }, - { "vrndscalesd", { XMScalar, VexScalar, EXxmm_mq, EXxEVexS, Ib } }, + { "vrndscalesd", { XMScalar, VexScalar, EXxmm_mq, EXxEVexS, Ib }, 0 }, }, /* EVEX_W_0F3A16_P_2 */ { - { "vpextrd", { Edqd, XM, Ib } }, - { "vpextrq", { Eq, XM, Ib } }, + { "vpextrd", { Edqd, XM, Ib }, 0 }, + { "vpextrq", { Eq, XM, Ib }, 0 }, }, /* EVEX_W_0F3A18_P_2 */ { - { "vinsertf32x4", { XM, Vex, EXxmm, Ib } }, - { "vinsertf64x2", { XM, Vex, EXxmm, Ib } }, + { "vinsertf32x4", { XM, Vex, EXxmm, Ib }, 0 }, + { "vinsertf64x2", { XM, Vex, EXxmm, Ib }, 0 }, }, /* EVEX_W_0F3A19_P_2 */ { - { "vextractf32x4", { EXxmm, XM, Ib } }, - { "vextractf64x2", { EXxmm, XM, Ib } }, + { "vextractf32x4", { EXxmm, XM, Ib }, 0 }, + { "vextractf64x2", { EXxmm, XM, Ib }, 0 }, }, /* EVEX_W_0F3A1A_P_2 */ { - { "vinsertf32x8", { XM, Vex, EXxmmq, Ib } }, - { "vinsertf64x4", { XM, Vex, EXxmmq, Ib } }, + { "vinsertf32x8", { XM, Vex, EXxmmq, Ib }, 0 }, + { "vinsertf64x4", { XM, Vex, EXxmmq, Ib }, 0 }, }, /* EVEX_W_0F3A1B_P_2 */ { - { "vextractf32x8", { EXxmmq, XM, Ib } }, - { "vextractf64x4", { EXxmmq, XM, Ib } }, + { "vextractf32x8", { EXxmmq, XM, Ib }, 0 }, + { "vextractf64x4", { EXxmmq, XM, Ib }, 0 }, }, /* EVEX_W_0F3A1D_P_2 */ { - { "vcvtps2ph", { EXxmmq, XM, EXxEVexS, Ib } }, + { "vcvtps2ph", { EXxmmq, XM, EXxEVexS, Ib }, 0 }, }, /* EVEX_W_0F3A21_P_2 */ { - { "vinsertps", { XMM, Vex, EXxmm_md, Ib } }, + { "vinsertps", { XMM, Vex, EXxmm_md, Ib }, 0 }, }, /* EVEX_W_0F3A22_P_2 */ { - { "vpinsrd", { XM, Vex128, Edqd, Ib } }, - { "vpinsrq", { XM, Vex128, Eq, Ib } }, + { "vpinsrd", { XM, Vex128, Edqd, Ib }, 0 }, + { "vpinsrq", { XM, Vex128, Eq, Ib }, 0 }, }, /* EVEX_W_0F3A23_P_2 */ { - { "vshuff32x4", { XM, Vex, EXx, Ib } }, - { "vshuff64x2", { XM, Vex, EXx, Ib } }, + { "vshuff32x4", { XM, Vex, EXx, Ib }, 0 }, + { "vshuff64x2", { XM, Vex, EXx, Ib }, 0 }, }, /* EVEX_W_0F3A38_P_2 */ { - { "vinserti32x4", { XM, Vex, EXxmm, Ib } }, - { "vinserti64x2", { XM, Vex, EXxmm, Ib } }, + { "vinserti32x4", { XM, Vex, EXxmm, Ib }, 0 }, + { "vinserti64x2", { XM, Vex, EXxmm, Ib }, 0 }, }, /* EVEX_W_0F3A39_P_2 */ { - { "vextracti32x4", { EXxmm, XM, Ib } }, - { "vextracti64x2", { EXxmm, XM, Ib } }, + { "vextracti32x4", { EXxmm, XM, Ib }, 0 }, + { "vextracti64x2", { EXxmm, XM, Ib }, 0 }, }, /* EVEX_W_0F3A3A_P_2 */ { - { "vinserti32x8", { XM, Vex, EXxmmq, Ib } }, - { "vinserti64x4", { XM, Vex, EXxmmq, Ib } }, + { "vinserti32x8", { XM, Vex, EXxmmq, Ib }, 0 }, + { "vinserti64x4", { XM, Vex, EXxmmq, Ib }, 0 }, }, /* EVEX_W_0F3A3B_P_2 */ { - { "vextracti32x8", { EXxmmq, XM, Ib } }, - { "vextracti64x4", { EXxmmq, XM, Ib } }, + { "vextracti32x8", { EXxmmq, XM, Ib }, 0 }, + { "vextracti64x4", { EXxmmq, XM, Ib }, 0 }, }, /* EVEX_W_0F3A3E_P_2 */ { - { "vpcmpub", { XMask, Vex, EXx, Ib } }, - { "vpcmpuw", { XMask, Vex, EXx, Ib } }, + { "vpcmpub", { XMask, Vex, EXx, Ib }, 0 }, + { "vpcmpuw", { XMask, Vex, EXx, Ib }, 0 }, }, /* EVEX_W_0F3A3F_P_2 */ { - { "vpcmpb", { XMask, Vex, EXx, Ib } }, - { "vpcmpw", { XMask, Vex, EXx, Ib } }, + { "vpcmpb", { XMask, Vex, EXx, Ib }, 0 }, + { "vpcmpw", { XMask, Vex, EXx, Ib }, 0 }, }, /* EVEX_W_0F3A42_P_2 */ { - { "vdbpsadbw", { XM, Vex, EXx, Ib } }, + { "vdbpsadbw", { XM, Vex, EXx, Ib }, 0 }, }, /* EVEX_W_0F3A43_P_2 */ { - { "vshufi32x4", { XM, Vex, EXx, Ib } }, - { "vshufi64x2", { XM, Vex, EXx, Ib } }, + { "vshufi32x4", { XM, Vex, EXx, Ib }, 0 }, + { "vshufi64x2", { XM, Vex, EXx, Ib }, 0 }, }, /* EVEX_W_0F3A50_P_2 */ { - { "vrangeps", { XM, Vex, EXx, EXxEVexS, Ib } }, - { "vrangepd", { XM, Vex, EXx, EXxEVexS, Ib } }, + { "vrangeps", { XM, Vex, EXx, EXxEVexS, Ib }, 0 }, + { "vrangepd", { XM, Vex, EXx, EXxEVexS, Ib }, 0 }, }, /* EVEX_W_0F3A51_P_2 */ { - { "vrangess", { XMScalar, VexScalar, EXxmm_md, EXxEVexS, Ib } }, - { "vrangesd", { XMScalar, VexScalar, EXxmm_mq, EXxEVexS, Ib } }, + { "vrangess", { XMScalar, VexScalar, EXxmm_md, EXxEVexS, Ib }, 0 }, + { "vrangesd", { XMScalar, VexScalar, EXxmm_mq, EXxEVexS, Ib }, 0 }, }, /* EVEX_W_0F3A56_P_2 */ { - { "vreduceps", { XM, EXx, EXxEVexS, Ib } }, - { "vreducepd", { XM, EXx, EXxEVexS, Ib } }, + { "vreduceps", { XM, EXx, EXxEVexS, Ib }, 0 }, + { "vreducepd", { XM, EXx, EXxEVexS, Ib }, 0 }, }, /* EVEX_W_0F3A57_P_2 */ { - { "vreducess", { XMScalar, VexScalar, EXxmm_md, EXxEVexS, Ib } }, - { "vreducesd", { XMScalar, VexScalar, EXxmm_mq, EXxEVexS, Ib } }, + { "vreducess", { XMScalar, VexScalar, EXxmm_md, EXxEVexS, Ib }, 0 }, + { "vreducesd", { XMScalar, VexScalar, EXxmm_mq, EXxEVexS, Ib }, 0 }, }, /* EVEX_W_0F3A66_P_2 */ { - { "vfpclassps", { XMask, EXx, Ib } }, - { "vfpclasspd", { XMask, EXx, Ib } }, + { "vfpclassps", { XMask, EXx, Ib }, 0 }, + { "vfpclasspd", { XMask, EXx, Ib }, 0 }, }, /* EVEX_W_0F3A67_P_2 */ { - { "vfpclassss", { XMask, EXxmm_md, Ib } }, - { "vfpclasssd", { XMask, EXxmm_mq, Ib } }, + { "vfpclassss", { XMask, EXxmm_md, Ib }, 0 }, + { "vfpclasssd", { XMask, EXxmm_mq, Ib }, 0 }, }, #endif /* NEED_VEX_W_TABLE */ #ifdef NEED_MOD_TABLE diff --git a/opcodes/i386-dis.c b/opcodes/i386-dis.c index 3ff9db0..740b800 100644 --- a/opcodes/i386-dis.c +++ b/opcodes/i386-dis.c @@ -221,8 +221,25 @@ fetch_data (struct disassemble_info *info, bfd_byte *addr) return 1; } +/* Possible values for prefix requirement. */ +#define PREFIX_MANDATORY_REPZ PREFIX_REPZ +#define PREFIX_MANDATORY_REPNZ PREFIX_REPNZ +#define PREFIX_MANDATORY_DATA PREFIX_DATA +#define PREFIX_MANDATORY_ADDR PREFIX_ADDR +#define PREFIX_MANDATORY_LOCK PREFIX_LOCK +#define PREFIX_UD_SHIFT 16 +#define PREFIX_UD_REPZ (PREFIX_MANDATORY_REPZ << PREFIX_UD_SHIFT) +#define PREFIX_UD_REPNZ (PREFIX_MANDATORY_REPNZ << PREFIX_UD_SHIFT) +#define PREFIX_UD_DATA (PREFIX_MANDATORY_DATA << PREFIX_UD_SHIFT) +#define PREFIX_UD_ADDR (PREFIX_MANDATORY_ADDR << PREFIX_UD_SHIFT) +#define PREFIX_UD_LOCK (PREFIX_MANDATORY_LOCK << PREFIX_UD_SHIFT) + +#define PREFIX_MANDATORY (PREFIX_MANDATORY_REPZ \ + | PREFIX_MANDATORY_REPNZ \ + | PREFIX_MANDATORY_DATA) + #define XX { NULL, 0 } -#define Bad_Opcode NULL, { { NULL, 0 } } +#define Bad_Opcode NULL, { { NULL, 0 } }, PREFIX_MANDATORY #define Eb { OP_E, b_mode } #define Ebnd { OP_E, bnd_mode } @@ -663,15 +680,17 @@ enum USE_EVEX_TABLE }; -#define FLOAT NULL, { { NULL, FLOATCODE } } +#define FLOAT NULL, { { NULL, FLOATCODE } }, 0 -#define DIS386(T, I) NULL, { { NULL, (T)}, { NULL, (I) } } +#define DIS386(T, I) NULL, { { NULL, (T)}, { NULL, (I) } }, 0 +#define DIS386_PREFIX(T, I, P) NULL, { { NULL, (T)}, { NULL, (I) } }, P #define REG_TABLE(I) DIS386 (USE_REG_TABLE, (I)) #define MOD_TABLE(I) DIS386 (USE_MOD_TABLE, (I)) #define RM_TABLE(I) DIS386 (USE_RM_TABLE, (I)) #define PREFIX_TABLE(I) DIS386 (USE_PREFIX_TABLE, (I)) #define X86_64_TABLE(I) DIS386 (USE_X86_64_TABLE, (I)) #define THREE_BYTE_TABLE(I) DIS386 (USE_3BYTE_TABLE, (I)) +#define THREE_BYTE_TABLE_PREFIX(I, P) DIS386_PREFIX (USE_3BYTE_TABLE, (I), P) #define XOP_8F_TABLE(I) DIS386 (USE_XOP_8F_TABLE, (I)) #define VEX_C4_TABLE(I) DIS386 (USE_VEX_C4_TABLE, (I)) #define VEX_C5_TABLE(I) DIS386 (USE_VEX_C5_TABLE, (I)) @@ -2351,6 +2370,7 @@ struct dis386 { op_rtn rtn; int bytemode; } op[MAX_OPERANDS]; + unsigned int prefix_requirement; }; /* Upper case letters in the instruction names here are macros. @@ -2411,113 +2431,113 @@ struct dis386 { static const struct dis386 dis386[] = { /* 00 */ - { "addB", { Ebh1, Gb } }, - { "addS", { Evh1, Gv } }, - { "addB", { Gb, EbS } }, - { "addS", { Gv, EvS } }, - { "addB", { AL, Ib } }, - { "addS", { eAX, Iv } }, + { "addB", { Ebh1, Gb }, 0 }, + { "addS", { Evh1, Gv }, 0 }, + { "addB", { Gb, EbS }, 0 }, + { "addS", { Gv, EvS }, 0 }, + { "addB", { AL, Ib }, 0 }, + { "addS", { eAX, Iv }, 0 }, { X86_64_TABLE (X86_64_06) }, { X86_64_TABLE (X86_64_07) }, /* 08 */ - { "orB", { Ebh1, Gb } }, - { "orS", { Evh1, Gv } }, - { "orB", { Gb, EbS } }, - { "orS", { Gv, EvS } }, - { "orB", { AL, Ib } }, - { "orS", { eAX, Iv } }, + { "orB", { Ebh1, Gb }, 0 }, + { "orS", { Evh1, Gv }, 0 }, + { "orB", { Gb, EbS }, 0 }, + { "orS", { Gv, EvS }, 0 }, + { "orB", { AL, Ib }, 0 }, + { "orS", { eAX, Iv }, 0 }, { X86_64_TABLE (X86_64_0D) }, { Bad_Opcode }, /* 0x0f extended opcode escape */ /* 10 */ - { "adcB", { Ebh1, Gb } }, - { "adcS", { Evh1, Gv } }, - { "adcB", { Gb, EbS } }, - { "adcS", { Gv, EvS } }, - { "adcB", { AL, Ib } }, - { "adcS", { eAX, Iv } }, + { "adcB", { Ebh1, Gb }, 0 }, + { "adcS", { Evh1, Gv }, 0 }, + { "adcB", { Gb, EbS }, 0 }, + { "adcS", { Gv, EvS }, 0 }, + { "adcB", { AL, Ib }, 0 }, + { "adcS", { eAX, Iv }, 0 }, { X86_64_TABLE (X86_64_16) }, { X86_64_TABLE (X86_64_17) }, /* 18 */ - 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{ "xorB", { Ebh1, Gb } }, - { "xorS", { Evh1, Gv } }, - { "xorB", { Gb, EbS } }, - { "xorS", { Gv, EvS } }, - { "xorB", { AL, Ib } }, - { "xorS", { eAX, Iv } }, + { "xorB", { Ebh1, Gb }, 0 }, + { "xorS", { Evh1, Gv }, 0 }, + { "xorB", { Gb, EbS }, 0 }, + { "xorS", { Gv, EvS }, 0 }, + { "xorB", { AL, Ib }, 0 }, + { "xorS", { eAX, Iv }, 0 }, { Bad_Opcode }, /* SEG SS prefix */ { X86_64_TABLE (X86_64_37) }, /* 38 */ - { "cmpB", { Eb, Gb } }, - { "cmpS", { Ev, Gv } }, - { "cmpB", { Gb, EbS } }, - { "cmpS", { Gv, EvS } }, - { "cmpB", { AL, Ib } }, - { "cmpS", { eAX, Iv } }, + { "cmpB", { Eb, Gb }, 0 }, + { "cmpS", { Ev, Gv }, 0 }, + { "cmpB", { Gb, EbS }, 0 }, + { "cmpS", { Gv, EvS }, 0 }, + { "cmpB", { AL, Ib }, 0 }, + { "cmpS", { eAX, Iv }, 0 }, { Bad_Opcode }, /* SEG DS prefix */ { X86_64_TABLE (X86_64_3F) }, /* 40 */ - { "inc{S|}", { RMeAX } }, - { "inc{S|}", { RMeCX } }, - { "inc{S|}", { RMeDX } }, - { "inc{S|}", { RMeBX } }, - { "inc{S|}", { RMeSP } }, - { "inc{S|}", { RMeBP } }, - { "inc{S|}", { RMeSI } }, - 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{ "shrA", { Eb, I1 } }, + { "rolA", { Eb, I1 }, 0 }, + { "rorA", { Eb, I1 }, 0 }, + { "rclA", { Eb, I1 }, 0 }, + { "rcrA", { Eb, I1 }, 0 }, + { "shlA", { Eb, I1 }, 0 }, + { "shrA", { Eb, I1 }, 0 }, { Bad_Opcode }, - { "sarA", { Eb, I1 } }, + { "sarA", { Eb, I1 }, 0 }, }, /* REG_D1 */ { - { "rolQ", { Ev, I1 } }, - { "rorQ", { Ev, I1 } }, - { "rclQ", { Ev, I1 } }, - { "rcrQ", { Ev, I1 } }, - { "shlQ", { Ev, I1 } }, - { "shrQ", { Ev, I1 } }, + { "rolQ", { Ev, I1 }, 0 }, + { "rorQ", { Ev, I1 }, 0 }, + { "rclQ", { Ev, I1 }, 0 }, + { "rcrQ", { Ev, I1 }, 0 }, + { "shlQ", { Ev, I1 }, 0 }, + { "shrQ", { Ev, I1 }, 0 }, { Bad_Opcode }, - { "sarQ", { Ev, I1 } }, + { "sarQ", { Ev, I1 }, 0 }, }, /* REG_D2 */ { - { "rolA", { Eb, CL } }, - { "rorA", { Eb, CL } }, - { "rclA", { Eb, CL } }, - { "rcrA", { Eb, CL } }, - { "shlA", { Eb, CL } }, - { "shrA", { Eb, CL } }, + { "rolA", { Eb, CL }, 0 }, + { "rorA", { Eb, CL }, 0 }, + { "rclA", { Eb, CL }, 0 }, + { "rcrA", { Eb, CL }, 0 }, + { "shlA", { Eb, CL }, 0 }, + { "shrA", { Eb, CL }, 0 }, { Bad_Opcode }, - { "sarA", { Eb, CL } }, + { "sarA", { Eb, CL }, 0 }, }, /* REG_D3 */ { - { "rolQ", { Ev, CL } }, - { "rorQ", { Ev, CL } }, - { "rclQ", { Ev, CL } }, - { "rcrQ", { Ev, CL } }, - { "shlQ", { Ev, CL } }, - { "shrQ", { Ev, CL } }, + { "rolQ", { Ev, CL }, 0 }, + { "rorQ", { Ev, CL }, 0 }, + { "rclQ", { Ev, CL }, 0 }, + { "rcrQ", { Ev, CL }, 0 }, + { "shlQ", { Ev, CL }, 0 }, + { "shrQ", { Ev, CL }, 0 }, { Bad_Opcode }, - { "sarQ", { Ev, CL } }, + { "sarQ", { Ev, CL }, 0 }, }, /* REG_F6 */ { - { "testA", { Eb, Ib } }, + { "testA", { Eb, Ib }, 0 }, { Bad_Opcode }, - { "notA", { Ebh1 } }, - { "negA", { Ebh1 } }, - { "mulA", { Eb } }, /* Don't print the implicit %al register, */ - { "imulA", { Eb } }, /* to distinguish these opcodes from other */ - { "divA", { Eb } }, /* mul/imul opcodes. Do the same for div */ - { "idivA", { Eb } }, /* and idiv for consistency. */ + { "notA", { Ebh1 }, 0 }, + { "negA", { Ebh1 }, 0 }, + { "mulA", { Eb }, 0 }, /* Don't print the implicit %al register, */ + { "imulA", { Eb }, 0 }, /* to distinguish these opcodes from other */ + { "divA", { Eb }, 0 }, /* mul/imul opcodes. Do the same for div */ + { "idivA", { Eb }, 0 }, /* and idiv for consistency. */ }, /* REG_F7 */ { - { "testQ", { Ev, Iv } }, + { "testQ", { Ev, Iv }, 0 }, { Bad_Opcode }, - { "notQ", { Evh1 } }, - { "negQ", { Evh1 } }, - { "mulQ", { Ev } }, /* Don't print the implicit register. */ - { "imulQ", { Ev } }, - { "divQ", { Ev } }, - { "idivQ", { Ev } }, + { "notQ", { Evh1 }, 0 }, + { "negQ", { Evh1 }, 0 }, + { "mulQ", { Ev }, 0 }, /* Don't print the implicit register. */ + { "imulQ", { Ev }, 0 }, + { "divQ", { Ev }, 0 }, + { "idivQ", { Ev }, 0 }, }, /* REG_FE */ { - { "incA", { Ebh1 } }, - { "decA", { Ebh1 } }, + { "incA", { Ebh1 }, 0 }, + { "decA", { Ebh1 }, 0 }, }, /* REG_FF */ { - { "incQ", { Evh1 } }, - { "decQ", { Evh1 } }, - { "call{T|}", { indirEv, BND } }, + { "incQ", { Evh1 }, 0 }, + { "decQ", { Evh1 }, 0 }, + { "call{T|}", { indirEv, BND }, 0 }, { MOD_TABLE (MOD_FF_REG_3) }, - { "jmp{T|}", { indirEv, BND } }, + { "jmp{T|}", { indirEv, BND }, 0 }, { MOD_TABLE (MOD_FF_REG_5) }, - { "pushU", { stackEv } }, + { "pushU", { stackEv }, 0 }, { Bad_Opcode }, }, /* REG_0F00 */ { - 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{ "blcmsk", { { OP_LWP_E, 0 }, Ev } }, + { "blcmsk", { { OP_LWP_E, 0 }, Ev }, 0 }, { Bad_Opcode }, { Bad_Opcode }, { Bad_Opcode }, { Bad_Opcode }, - { "blci", { { OP_LWP_E, 0 }, Ev } }, + { "blci", { { OP_LWP_E, 0 }, Ev }, 0 }, }, #define NEED_REG_TABLE #include "i386-dis-evex.h" @@ -3673,64 +3670,64 @@ static const struct dis386 reg_table[][8] = { static const struct dis386 prefix_table[][4] = { /* PREFIX_90 */ { - { "xchgS", { { NOP_Fixup1, eAX_reg }, { NOP_Fixup2, eAX_reg } } }, - { "pause", { XX } }, - { "xchgS", { { NOP_Fixup1, eAX_reg }, { NOP_Fixup2, eAX_reg } } }, + { "xchgS", { { NOP_Fixup1, eAX_reg }, { NOP_Fixup2, eAX_reg } }, 0 }, + { "pause", { XX }, 0 }, + { "xchgS", { { NOP_Fixup1, eAX_reg }, { NOP_Fixup2, eAX_reg } }, 0 }, }, /* PREFIX_0F10 */ { - { "movups", { XM, EXx } }, - { "movss", { XM, EXd } }, - { "movupd", { XM, EXx } }, - { "movsd", { XM, EXq } }, + { "movups", { XM, EXx }, PREFIX_MANDATORY }, + { "movss", { XM, EXd }, PREFIX_MANDATORY }, + { "movupd", { XM, EXx }, PREFIX_MANDATORY }, + { "movsd", { XM, EXq }, PREFIX_MANDATORY }, }, /* PREFIX_0F11 */ { - { "movups", { EXxS, XM } }, - { "movss", { EXdS, XM } }, - { "movupd", { EXxS, XM } }, - { "movsd", { EXqS, XM } }, + { "movups", { EXxS, XM }, PREFIX_MANDATORY }, + { "movss", { EXdS, XM }, PREFIX_MANDATORY }, + { "movupd", { EXxS, XM }, PREFIX_MANDATORY }, + { "movsd", { EXqS, XM }, PREFIX_MANDATORY }, }, /* PREFIX_0F12 */ { { MOD_TABLE (MOD_0F12_PREFIX_0) }, - { "movsldup", { XM, EXx } }, - { "movlpd", { XM, EXq } }, - { "movddup", { XM, EXq } }, + { "movsldup", { XM, EXx }, PREFIX_MANDATORY }, + { "movlpd", { XM, EXq }, PREFIX_MANDATORY }, + { "movddup", { XM, EXq }, PREFIX_MANDATORY }, }, /* PREFIX_0F16 */ { { MOD_TABLE (MOD_0F16_PREFIX_0) }, - { "movshdup", { XM, EXx } }, - { "movhpd", { XM, EXq } }, + { "movshdup", { XM, EXx }, PREFIX_MANDATORY }, + { "movhpd", { XM, EXq }, PREFIX_MANDATORY }, }, /* PREFIX_0F1A */ { { MOD_TABLE (MOD_0F1A_PREFIX_0) }, - { "bndcl", { Gbnd, Ev_bnd } }, - { "bndmov", { Gbnd, Ebnd } }, - { "bndcu", { Gbnd, Ev_bnd } }, + { "bndcl", { Gbnd, Ev_bnd }, 0 }, + { "bndmov", { Gbnd, Ebnd }, 0 }, + { "bndcu", { Gbnd, Ev_bnd }, 0 }, }, /* PREFIX_0F1B */ { { MOD_TABLE (MOD_0F1B_PREFIX_0) }, { MOD_TABLE (MOD_0F1B_PREFIX_1) }, - { "bndmov", { Ebnd, Gbnd } }, - { "bndcn", { Gbnd, Ev_bnd } }, + { "bndmov", { Ebnd, Gbnd }, 0 }, + { "bndcn", { Gbnd, Ev_bnd }, 0 }, }, /* PREFIX_0F2A */ { - { "cvtpi2ps", { XM, EMCq } }, - { "cvtsi2ss%LQ", { XM, Ev } }, - { "cvtpi2pd", { XM, EMCq } }, - { "cvtsi2sd%LQ", { XM, Ev } }, + { "cvtpi2ps", { XM, EMCq }, PREFIX_MANDATORY }, + { "cvtsi2ss%LQ", { XM, Ev }, PREFIX_MANDATORY }, + { "cvtpi2pd", { XM, EMCq }, PREFIX_MANDATORY }, + { "cvtsi2sd%LQ", { XM, Ev }, 0 }, }, /* PREFIX_0F2B */ @@ -3743,339 +3740,339 @@ static const struct dis386 prefix_table[][4] = { /* PREFIX_0F2C */ { - { "cvttps2pi", { MXC, EXq } }, - { "cvttss2siY", { Gv, EXd } }, - { "cvttpd2pi", { MXC, EXx } }, - { "cvttsd2siY", { Gv, EXq } }, + { "cvttps2pi", { MXC, EXq }, PREFIX_MANDATORY }, + { "cvttss2siY", { Gv, EXd }, PREFIX_MANDATORY }, + { "cvttpd2pi", { MXC, EXx }, PREFIX_MANDATORY }, + { "cvttsd2siY", { Gv, EXq }, PREFIX_MANDATORY }, }, /* PREFIX_0F2D */ { - { "cvtps2pi", { MXC, EXq } }, - { "cvtss2siY", { Gv, EXd } }, - { "cvtpd2pi", { MXC, EXx } }, - { "cvtsd2siY", { Gv, EXq } }, + { "cvtps2pi", { MXC, EXq }, PREFIX_MANDATORY }, + { "cvtss2siY", { Gv, EXd }, PREFIX_MANDATORY }, + { "cvtpd2pi", { MXC, EXx }, PREFIX_MANDATORY }, + { "cvtsd2siY", { Gv, EXq }, PREFIX_MANDATORY }, }, /* PREFIX_0F2E */ { - { "ucomiss",{ XM, EXd } }, + { "ucomiss",{ XM, EXd }, 0 }, { Bad_Opcode }, - { "ucomisd",{ XM, EXq } }, + { "ucomisd",{ XM, EXq }, 0 }, }, /* PREFIX_0F2F */ { - { "comiss", { XM, EXd } }, + { "comiss", { XM, EXd }, 0 }, { Bad_Opcode }, - { "comisd", { XM, EXq } }, + { "comisd", { XM, EXq }, 0 }, }, /* PREFIX_0F51 */ { - { "sqrtps", { XM, EXx } }, - { "sqrtss", { XM, EXd } }, - { "sqrtpd", { XM, EXx } }, - { "sqrtsd", { XM, EXq } }, + { "sqrtps", { XM, EXx }, PREFIX_MANDATORY }, + { "sqrtss", { XM, EXd }, PREFIX_MANDATORY }, + { "sqrtpd", { XM, EXx }, PREFIX_MANDATORY }, + { "sqrtsd", { XM, EXq }, PREFIX_MANDATORY }, }, /* PREFIX_0F52 */ { - { "rsqrtps",{ XM, EXx } }, - { "rsqrtss",{ XM, EXd } }, + { "rsqrtps",{ XM, EXx }, PREFIX_MANDATORY }, + { "rsqrtss",{ XM, EXd }, PREFIX_MANDATORY }, }, /* PREFIX_0F53 */ { - { "rcpps", { XM, EXx } }, - { "rcpss", { XM, EXd } }, + { "rcpps", { XM, EXx }, PREFIX_MANDATORY }, + { "rcpss", { XM, EXd }, PREFIX_MANDATORY }, }, /* PREFIX_0F58 */ { - { "addps", { XM, EXx } }, - { "addss", { XM, EXd } }, - { "addpd", { XM, EXx } }, - { "addsd", { XM, EXq } }, + { "addps", { XM, EXx }, PREFIX_MANDATORY }, + { "addss", { XM, EXd }, PREFIX_MANDATORY }, + { "addpd", { XM, EXx }, PREFIX_MANDATORY }, + { "addsd", { XM, EXq }, PREFIX_MANDATORY }, }, /* PREFIX_0F59 */ { - { "mulps", { XM, EXx } }, - { "mulss", { XM, EXd } }, - { "mulpd", { XM, EXx } }, - { "mulsd", { XM, EXq } }, + { "mulps", { XM, EXx }, PREFIX_MANDATORY }, + { "mulss", { XM, EXd }, PREFIX_MANDATORY }, + { "mulpd", { XM, EXx }, PREFIX_MANDATORY }, + { "mulsd", { XM, EXq }, PREFIX_MANDATORY }, }, /* PREFIX_0F5A */ { - { "cvtps2pd", { XM, EXq } }, - { "cvtss2sd", { XM, EXd } }, - { "cvtpd2ps", { XM, EXx } }, - { "cvtsd2ss", { XM, EXq } }, + { "cvtps2pd", { XM, EXq }, PREFIX_MANDATORY }, + { "cvtss2sd", { XM, EXd }, PREFIX_MANDATORY }, + { "cvtpd2ps", { XM, EXx }, PREFIX_MANDATORY }, + { "cvtsd2ss", { XM, EXq }, PREFIX_MANDATORY }, }, /* PREFIX_0F5B */ { - { "cvtdq2ps", { XM, EXx } }, - { "cvttps2dq", { XM, EXx } }, - { "cvtps2dq", { XM, EXx } }, + { "cvtdq2ps", { XM, EXx }, PREFIX_MANDATORY }, + { "cvttps2dq", { XM, EXx }, PREFIX_MANDATORY }, + { "cvtps2dq", { XM, EXx }, PREFIX_MANDATORY }, }, /* PREFIX_0F5C */ { - { "subps", { XM, EXx } }, - { "subss", { XM, EXd } }, - { "subpd", { XM, EXx } }, - { "subsd", { XM, EXq } }, + { "subps", { XM, EXx }, PREFIX_MANDATORY }, + { "subss", { XM, EXd }, PREFIX_MANDATORY }, + { "subpd", { XM, EXx }, PREFIX_MANDATORY }, + { "subsd", { XM, EXq }, PREFIX_MANDATORY }, }, /* PREFIX_0F5D */ { - { "minps", { XM, EXx } }, - { "minss", { XM, EXd } }, - { "minpd", { XM, EXx } }, - { "minsd", { XM, EXq } }, + { "minps", { XM, EXx }, PREFIX_MANDATORY }, + { "minss", { XM, EXd }, PREFIX_MANDATORY }, + { "minpd", { XM, EXx }, PREFIX_MANDATORY }, + { "minsd", { XM, EXq }, PREFIX_MANDATORY }, }, /* PREFIX_0F5E */ { - { "divps", { XM, EXx } }, - { "divss", { XM, EXd } }, - { "divpd", { XM, EXx } }, - { "divsd", { XM, EXq } }, + { "divps", { XM, EXx }, PREFIX_MANDATORY }, + { "divss", { XM, EXd }, PREFIX_MANDATORY }, + { "divpd", { XM, EXx }, PREFIX_MANDATORY }, + { "divsd", { XM, EXq }, PREFIX_MANDATORY }, }, /* PREFIX_0F5F */ { - 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{ "ldmxcsr", { Md } }, + { "ldmxcsr", { Md }, 0 }, { PREFIX_TABLE (PREFIX_0FAE_REG_2) }, }, { /* MOD_0FAE_REG_3 */ - { "stmxcsr", { Md } }, + { "stmxcsr", { Md }, 0 }, { PREFIX_TABLE (PREFIX_0FAE_REG_3) }, }, { /* MOD_0FAE_REG_4 */ - { "xsave", { FXSAVE } }, + { "xsave", { FXSAVE }, 0 }, }, { /* MOD_0FAE_REG_5 */ - { "xrstor", { FXSAVE } }, + { "xrstor", { FXSAVE }, 0 }, { RM_TABLE (RM_0FAE_REG_5) }, }, { @@ -11779,68 +11776,68 @@ static const struct dis386 mod_table[][2] = { }, { /* MOD_0FB2 */ - { "lssS", { Gv, Mp } }, + { "lssS", { Gv, Mp }, 0 }, }, { /* MOD_0FB4 */ - { "lfsS", { Gv, Mp } }, + { "lfsS", { Gv, Mp }, 0 }, }, { /* MOD_0FB5 */ - { "lgsS", { Gv, Mp } }, + { "lgsS", { Gv, Mp }, 0 }, }, { /* MOD_0FC7_REG_3 */ - { "xrstors", { FXSAVE } }, + { "xrstors", { FXSAVE }, 0 }, }, { /* MOD_0FC7_REG_4 */ - { "xsavec", { FXSAVE } }, + { "xsavec", { FXSAVE }, 0 }, }, { /* MOD_0FC7_REG_5 */ - { "xsaves", { FXSAVE } }, + { "xsaves", { FXSAVE }, 0 }, }, { /* MOD_0FC7_REG_6 */ { PREFIX_TABLE (PREFIX_0FC7_REG_6) }, - { "rdrand", { Ev } }, + { "rdrand", { Ev }, 0 }, }, { /* MOD_0FC7_REG_7 */ - { "vmptrst", { Mq } }, - { "rdseed", { Ev } }, + { "vmptrst", { Mq }, 0 }, + { "rdseed", { Ev }, 0 }, }, { /* MOD_0FD7 */ { Bad_Opcode }, - { "pmovmskb", { Gdq, MS } }, + { "pmovmskb", { Gdq, MS }, 0 }, }, { /* MOD_0FE7_PREFIX_2 */ - { "movntdq", { Mx, XM } }, + { "movntdq", { Mx, XM }, 0 }, }, { /* MOD_0FF0_PREFIX_3 */ - { "lddqu", { XM, M } }, + { "lddqu", { XM, M }, 0 }, }, { /* MOD_0F382A_PREFIX_2 */ - { "movntdqa", { XM, Mx } }, + { "movntdqa", { XM, Mx }, 0 }, }, { /* MOD_62_32BIT */ - { "bound{S|}", { Gv, Ma } }, + { "bound{S|}", { Gv, Ma }, 0 }, { EVEX_TABLE (EVEX_0F) }, }, { /* MOD_C4_32BIT */ - { "lesS", { Gv, Mp } }, + { "lesS", { Gv, Mp }, 0 }, { VEX_C4_TABLE (VEX_0F) }, }, { /* MOD_C5_32BIT */ - { "ldsS", { Gv, Mp } }, + { "ldsS", { Gv, Mp }, 0 }, { VEX_C5_TABLE (VEX_0F) }, }, { @@ -11971,11 +11968,11 @@ static const struct dis386 mod_table[][2] = { }, { /* MOD_VEX_0F388C_PREFIX_2 */ - { "vpmaskmov%LW", { XM, Vex, Mx } }, + { "vpmaskmov%LW", { XM, Vex, Mx }, 0 }, }, { /* MOD_VEX_0F388E_PREFIX_2 */ - { "vpmaskmov%LW", { Mx, Vex, XM } }, + { "vpmaskmov%LW", { Mx, Vex, XM }, 0 }, }, #define NEED_MOD_TABLE #include "i386-dis-evex.h" @@ -11985,68 +11982,68 @@ static const struct dis386 mod_table[][2] = { static const struct dis386 rm_table[][8] = { { /* RM_C6_REG_7 */ - { "xabort", { Skip_MODRM, Ib } }, + { "xabort", { Skip_MODRM, Ib }, 0 }, }, { /* RM_C7_REG_7 */ - { "xbeginT", { Skip_MODRM, Jv } }, + { "xbeginT", { Skip_MODRM, Jv }, 0 }, }, { /* RM_0F01_REG_0 */ { Bad_Opcode }, - { "vmcall", { Skip_MODRM } }, - { "vmlaunch", { Skip_MODRM } }, - { "vmresume", { Skip_MODRM } }, - { "vmxoff", { Skip_MODRM } }, + { "vmcall", { Skip_MODRM }, 0 }, + { "vmlaunch", { Skip_MODRM }, 0 }, + { "vmresume", { Skip_MODRM }, 0 }, + { "vmxoff", { Skip_MODRM }, 0 }, }, { /* RM_0F01_REG_1 */ - { "monitor", { { OP_Monitor, 0 } } }, - { "mwait", { { OP_Mwait, 0 } } }, - { "clac", { Skip_MODRM } }, - { "stac", { Skip_MODRM } }, + { "monitor", { { OP_Monitor, 0 } }, 0 }, + { "mwait", { { OP_Mwait, 0 } }, 0 }, + { "clac", { Skip_MODRM }, 0 }, + { "stac", { Skip_MODRM }, 0 }, { Bad_Opcode }, { Bad_Opcode }, { Bad_Opcode }, - { "encls", { Skip_MODRM } }, + { "encls", { Skip_MODRM }, 0 }, }, { /* RM_0F01_REG_2 */ - { "xgetbv", { Skip_MODRM } }, - { "xsetbv", { Skip_MODRM } }, + { "xgetbv", { Skip_MODRM }, 0 }, + { "xsetbv", { Skip_MODRM }, 0 }, { Bad_Opcode }, { Bad_Opcode }, - { "vmfunc", { Skip_MODRM } }, - { "xend", { Skip_MODRM } }, - { "xtest", { Skip_MODRM } }, - { "enclu", { Skip_MODRM } }, + { "vmfunc", { Skip_MODRM }, 0 }, + { "xend", { Skip_MODRM }, 0 }, + { "xtest", { Skip_MODRM }, 0 }, + { "enclu", { Skip_MODRM }, 0 }, }, { /* RM_0F01_REG_3 */ - { "vmrun", { Skip_MODRM } }, - { "vmmcall", { Skip_MODRM } }, - { "vmload", { Skip_MODRM } }, - { "vmsave", { Skip_MODRM } }, - { "stgi", { Skip_MODRM } }, - { "clgi", { Skip_MODRM } }, - { "skinit", { Skip_MODRM } }, - { "invlpga", { Skip_MODRM } }, + { "vmrun", { Skip_MODRM }, 0 }, + { "vmmcall", { Skip_MODRM }, 0 }, + { "vmload", { Skip_MODRM }, 0 }, + { "vmsave", { Skip_MODRM }, 0 }, + { "stgi", { Skip_MODRM }, 0 }, + { "clgi", { Skip_MODRM }, 0 }, + { "skinit", { Skip_MODRM }, 0 }, + { "invlpga", { Skip_MODRM }, 0 }, }, { /* RM_0F01_REG_7 */ - { "swapgs", { Skip_MODRM } }, - { "rdtscp", { Skip_MODRM } }, + { "swapgs", { Skip_MODRM }, 0 }, + { "rdtscp", { Skip_MODRM }, 0 }, { Bad_Opcode }, { Bad_Opcode }, - { "clzero", { Skip_MODRM } }, + { "clzero", { Skip_MODRM }, 0 }, }, { /* RM_0FAE_REG_5 */ - { "lfence", { Skip_MODRM } }, + { "lfence", { Skip_MODRM }, 0 }, }, { /* RM_0FAE_REG_6 */ - { "mfence", { Skip_MODRM } }, + { "mfence", { Skip_MODRM }, 0 }, }, { /* RM_0FAE_REG_7 */ @@ -12360,7 +12357,7 @@ with the -M switch (multiple options should be separated by commas):\n")); } /* Bad opcode. */ -static const struct dis386 bad_opcode = { "(bad)", { XX } }; +static const struct dis386 bad_opcode = { "(bad)", { XX }, 0 }; /* Get a pointer to struct dis386 with a valid name. */ @@ -13034,7 +13031,7 @@ print_insn (bfd_vma pc, disassemble_info *info) threebyte = *++codep; dp = &dis386_twobyte[threebyte]; need_modrm = twobyte_has_modrm[*codep]; - mandatory_prefix = twobyte_has_mandatory_prefix[*codep]; + mandatory_prefix = dp->prefix_requirement; codep++; } else @@ -13141,6 +13138,7 @@ print_insn (bfd_vma pc, disassemble_info *info) used by putop and MMX/SSE operand and may be overriden by the PREFIX_REPZ/PREFIX_REPNZ fix, we check the PREFIX_DATA prefix separately. */ + /* TODO we should check which prefix is mandatory. */ if (mandatory_prefix && dp != &bad_opcode && (((prefixes @@ -13371,32 +13369,32 @@ static const unsigned char float_mem_mode[] = { #define ST { OP_ST, 0 } #define STi { OP_STi, 0 } -#define FGRPd9_2 NULL, { { NULL, 0 } } -#define FGRPd9_4 NULL, { { NULL, 1 } } -#define FGRPd9_5 NULL, { { NULL, 2 } } -#define FGRPd9_6 NULL, { { NULL, 3 } } -#define FGRPd9_7 NULL, { { NULL, 4 } } -#define FGRPda_5 NULL, { { NULL, 5 } } -#define FGRPdb_4 NULL, { { NULL, 6 } } -#define FGRPde_3 NULL, { { NULL, 7 } } -#define FGRPdf_4 NULL, { { NULL, 8 } } +#define FGRPd9_2 NULL, { { NULL, 0 } }, 0 +#define FGRPd9_4 NULL, { { NULL, 1 } }, 0 +#define FGRPd9_5 NULL, { { NULL, 2 } }, 0 +#define FGRPd9_6 NULL, { { NULL, 3 } }, 0 +#define FGRPd9_7 NULL, { { NULL, 4 } }, 0 +#define FGRPda_5 NULL, { { NULL, 5 } }, 0 +#define FGRPdb_4 NULL, { { NULL, 6 } }, 0 +#define FGRPde_3 NULL, { { NULL, 7 } }, 0 +#define FGRPdf_4 NULL, { { NULL, 8 } }, 0 static const struct dis386 float_reg[][8] = { /* d8 */ { - { "fadd", { ST, STi } }, - { "fmul", { ST, STi } }, - { "fcom", { STi } }, - { "fcomp", { STi } }, - { "fsub", { ST, STi } }, - { "fsubr", { ST, STi } }, - { "fdiv", { ST, STi } }, - { "fdivr", { ST, STi } }, + { "fadd", { ST, STi }, 0 }, + { "fmul", { ST, STi }, 0 }, + { "fcom", { STi }, 0 }, + { "fcomp", { STi }, 0 }, + { "fsub", { ST, STi }, 0 }, + { "fsubr", { ST, STi }, 0 }, + { "fdiv", { ST, STi }, 0 }, + { "fdivr", { ST, STi }, 0 }, }, /* d9 */ { - { "fld", { STi } }, - { "fxch", { STi } }, + { "fld", { STi }, 0 }, + { "fxch", { STi }, 0 }, { FGRPd9_2 }, { Bad_Opcode }, { FGRPd9_4 }, @@ -13406,10 +13404,10 @@ static const struct dis386 float_reg[][8] = { }, /* da */ { - { "fcmovb", { ST, STi } }, - { "fcmove", { ST, STi } }, - { "fcmovbe",{ ST, STi } }, - { "fcmovu", { ST, STi } }, + { "fcmovb", { ST, STi }, 0 }, + { "fcmove", { ST, STi }, 0 }, + { "fcmovbe",{ ST, STi }, 0 }, + { "fcmovu", { ST, STi }, 0 }, { Bad_Opcode }, { FGRPda_5 }, { Bad_Opcode }, @@ -13417,57 +13415,57 @@ static const struct dis386 float_reg[][8] = { }, /* db */ { - { "fcmovnb",{ ST, STi } }, - { "fcmovne",{ ST, STi } }, - { "fcmovnbe",{ ST, STi } }, - { "fcmovnu",{ ST, STi } }, + { "fcmovnb",{ ST, STi }, 0 }, + { "fcmovne",{ ST, STi }, 0 }, + { "fcmovnbe",{ ST, STi }, 0 }, + { "fcmovnu",{ ST, STi }, 0 }, { FGRPdb_4 }, - { "fucomi", { ST, STi } }, - { "fcomi", { ST, STi } }, + { "fucomi", { ST, STi }, 0 }, + { "fcomi", { ST, STi }, 0 }, { Bad_Opcode }, }, /* dc */ { - { "fadd", { STi, ST } }, - { "fmul", { STi, ST } }, + { "fadd", { STi, ST }, 0 }, + { "fmul", { STi, ST }, 0 }, { Bad_Opcode }, { Bad_Opcode }, - { "fsub!M", { STi, ST } }, - { "fsubM", { STi, ST } }, - { "fdiv!M", { STi, ST } }, - { "fdivM", { STi, ST } }, + { "fsub!M", { STi, ST }, 0 }, + { "fsubM", { STi, ST }, 0 }, + { "fdiv!M", { STi, ST }, 0 }, + { "fdivM", { STi, ST }, 0 }, }, /* dd */ { - { "ffree", { STi } }, + { "ffree", { STi }, 0 }, { Bad_Opcode }, - { "fst", { STi } }, - { "fstp", { STi } }, - { "fucom", { STi } }, - { "fucomp", { STi } }, + { "fst", { STi }, 0 }, + { "fstp", { STi }, 0 }, + { "fucom", { STi }, 0 }, + { "fucomp", { STi }, 0 }, { Bad_Opcode }, { Bad_Opcode }, }, /* de */ { - { "faddp", { STi, ST } }, - { "fmulp", { STi, ST } }, + { "faddp", { STi, ST }, 0 }, + { "fmulp", { STi, ST }, 0 }, { Bad_Opcode }, { FGRPde_3 }, - { "fsub!Mp", { STi, ST } }, - { "fsubMp", { STi, ST } }, - { "fdiv!Mp", { STi, ST } }, - { "fdivMp", { STi, ST } }, + { "fsub!Mp", { STi, ST }, 0 }, + { "fsubMp", { STi, ST }, 0 }, + { "fdiv!Mp", { STi, ST }, 0 }, + { "fdivMp", { STi, ST }, 0 }, }, /* df */ { - { "ffreep", { STi } }, + { "ffreep", { STi }, 0 }, { Bad_Opcode }, { Bad_Opcode }, { Bad_Opcode }, { FGRPdf_4 }, - { "fucomip", { ST, STi } }, - { "fcomip", { ST, STi } }, + { "fucomip", { ST, STi }, 0 }, + { "fcomip", { ST, STi }, 0 }, { Bad_Opcode }, }, }; |